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Laboratoire MikaTech - Démarrage
Salle de décapage MCU
À propos de MikaTech
Le temps a passé vite, du jour où nous avons réalisé notre premier projet de reverse engineering sur MCU 8051 en 1998, jusqu'à l'installation de notre laboratoire de reverse engineering d'un million de dollars en 2012, 14 années se sont écoulées. Aujourd'hui, nous démarrons notre nouvelle activité de développement de systèmes visuels embarqués, avec l'espoir de servir encore 10 ans.
Peter Lee
Co-fondateur & CEO
Il existe plusieurs types de logique programmable. Les versions plus anciennes comme la logique matricielle programmable (PAL) telle que la PAL20R8, la logique matricielle générique (GAL) comme la GAL22v10, le dispositif logique programmable (PLD) comme le 22V10, le dispositif logique programmable simple (SPLD) comme le 20V8 existent depuis un certain temps.
Monolithic Memories Inc. (MMI) a créé le premier PAL commercial (Programmable Array Logic) basé sur des fusibles, programmable une seule fois, en 1978. Avant le rachat par AMD en 1987, MMI a lancé quatre gammes de produits PLD principaux : les PAL à fusibles standard, les AmPAL haute vitesse, les PALC CMOS à fusibles UV-effaçables, et les HAL logiques matricielles dures masquées. Tous les dispositifs utilisent l'architecture AND programmable / OR fixe pour une implémentation de logique numérique sous forme de somme de produits. Ce document énumère tous les numéros de modèles de base de production de masse conçus et fabriqués par MMI. 1. Famille PAL à fusibles standard 20 broches Dispositifs PAL combinatoires PAL10H8, PAL10L8, PAL10P8 PAL12H6, PAL12L6, PAL12P6 PAL14H4, PAL14L4, PAL14P4 PAL16C1 PAL16H2, PAL16L2, PAL16P2 PAL16H4, PAL16L4, PAL16P4 PAL16H6, PAL16L6, PAL16P6 PAL16H8, PAL16L8, PAL16P8 Dispositifs PAL synchrones enregistrés PAL16R4, PAL16R6, PAL16R8 PAL16RP4, PAL16RP6, PAL16RP8 Dispositifs PAL améliorés XOR PAL16X4, PAL16X6, PAL16X8 2. Famille PAL à fusibles standard 24 broches PAL combinatoires 24 broches PAL18H4, PAL18L4, PAL18P4 PAL20C1 PAL20H2, PAL20L2, PAL20P2 PAL20L8, PAL20S10 PAL22V10 (PAL original à fusibles 24 broches à macrocellule variable) PAL enregistrés 24 broches PAL20R4, PAL20R6, PAL20R8 PAL XOR 24 broches PAL20X4, PAL20X6, PAL20X8 PAL haute densité à bus large PAL32R16, PAL32X16 3. Série AmPAL haute vitesse avancée AmPAL16P8 AmPAL20L10 AmPAL22P10 AmPAL22XP1 4. PALC CMOS UV-effaçable PALC22V10 (PAL effaçable par UV de style EPROM, seul PLD effaçable de MMI avant acquisition) 5. HAL logique matricielle dure masquée (PLD personnalisés en usine) HAL10H8, HAL12H6, HAL14H4 HAL16C1, HAL16H2, HAL16H8, HAL16L2, HAL16L8 HAL18L4, HAL20L2, HAL20L8, HAL20L10
Le dispositif logique programmable complexe (CPLD) comme le XC2C32A de Xilinx, et le réseau de portes programmables (FPGA) comme le XC3S50 de Xilinx sont des versions plus récentes de la logique programmable issues d'améliorations des types de dispositifs d'origine.
Ces types de dispositifs sont disponibles auprès de plusieurs fabricants tels que Texas Instruments, Cypress Semiconductor, Atmel, Lattice Semi, Altera, Actel et Xilinx. Certains de ces fournisseurs ne fabriquent plus eux-mêmes ces dispositifs mais ont vendu les droits à Rochester Electronics qui les fabrique avec les mêmes numéros de pièces et logos, tandis que d'autres comme Lattice proposent encore des dispositifs GAL en plus des CPLD et FPGA plus récents.
De plus, les FPGA d'aujourd'hui incluent souvent d'autres fonctionnalités comme des multiplicateurs intégrés, des blocs RAM dédiés, et peuvent généralement gérer plus de normes d'interface (comme LVDS). La plupart des FPGA nécessitent un dispositif séparé pour les programmer (à l'exception d'Actel et de la série Spartan 3AN de Xilinx). Cela est dû au fait que la plupart des FPGA sont basés sur des cellules SRAM et que lorsque l'alimentation est coupée, le programme est perdu. L'architecture FPGA est structurée comme dans les images ci-dessous :
Comme vous pouvez le voir, le dispositif Xilinx est décomposé en blocs I/O, réseaux logiques programmables (PLA) et la matrice d'interconnexion avancée (AIM). La programmation se fait via les broches JTAG du dispositif.
Le PLA fait partie du bloc fonctionnel. Comme vous pouvez le voir, les signaux sont acheminés des blocs I/O vers le bloc fonctionnel puis vers l'AIM et vice-versa. Sur l'image, vous pouvez voir de petits blocs étiquetés MC1 à MC16. Ce sont des macrocellules.
Les dispositifs PAL, GAL et PLD ont une architecture comme celle montrée ci-dessous.
Un guide de sélection pour les dispositifs Xilinx CoolRunner II est montré ci-dessous et le PDF est joint si l'image est trop floue pour vous.
Pour avoir une idée des autres dispositifs disponibles, voici quelques liens pour vous aider à démarrer :
Tous les fournisseurs grand public (Xilinx, Altera, Atmel et Actel) proposent des outils gratuits. Certains nécessitent une licence (Actel et Atmel) qui limite la durée de fonctionnement des outils, tandis que d'autres ne sont pas limités dans le temps et fonctionnent pour toujours une fois que vous vous êtes enregistré (Xilinx et Altera).
Comme j'utilise Xilinx, c'est la suite d'outils que nous couvrirons. La suite d'outils gratuite de Xilinx s'appelle WebPack et vous permettra de concevoir avec la plupart des pièces de Xilinx. C'est un outil complet de bout en bout qui inclut une capacité de vérification et deux simulateurs (un de Xilinx et un de ModelSim).
La plupart des outils ressemblent à ceci. C'est l'outil ISE de Xilinx que vous obtenez lorsque vous téléchargez WebPack. Vous pouvez y écrire votre code et gérer votre projet. Pour ceux qui ne veulent pas écrire de code, ils peuvent générer un schéma à partir de l'outil comme montré ci-dessous.
Tous les fournisseurs grand public (Xilinx, Altera, Atmel et Actel) proposent des outils gratuits. Certains nécessitent une licence (Actel et Atmel) qui limite la durée de fonctionnement des outils, tandis que d'autres ne sont pas limités dans le temps et fonctionnent pour toujours une fois que vous vous êtes enregistré (Xilinx et Altera).
Maintenant, l'une des questions les plus faciles et les plus difficiles à répondre : quel langage utiliser, voire aucun ? Cette question à elle seule a été la source de vifs débats entre ingénieurs, je vais donc aborder trois options.Saisie schématique. Peut-être la moins difficile si l'on a de l'expérience en conception logique au niveau des portes. La plupart des outils ont toutes les portes dans la bibliothèque de composants. L'inconvénient est qu'avec un schéma, vous devez spécifier et placer chaque porte à moins d'avoir construit des fonctions et de les avoir sauvegardées. Avec le codage, vous pouvez décrire comment vous voulez que la logique fonctionne sans avoir à appeler explicitement chaque porte. C'est l'un des avantages du codage avec un langage de description de matériel (HDL).
VHDL et Verilog sont des langages de programmation utilisés pour décrire une logique de type matériel. Les deux sont des langages de haut niveau comme C et C++ mais permettent de coder une fonction logique à un niveau très basique (c'est-à-dire au niveau des portes).
Voici des exemples d'une porte ET utilisant VHDL et Verilog dans le PDF joint.
J'espère que ce guide a pu répondre à la plupart de vos questions et qu'il suscitera d'autres questions également.
Restez à l'affût pour d'autres guides traitant des dispositifs logiques programmables.
Série XCxxXL : reverse engineering microcontrôleur : X9536XL XC9572XL XC95108XL XC95144XL XC95288XL XC95216XL ...
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De plus, avec l'avancée de la technologie, nous acquérons chaque jour plus d'expérience et développons de nouvelles méthodes de reverse engineering pour différents circuits intégrés. La liste complète des numéros de pièces de circuits intégrés relevant de notre champ de compétence ne cesse de s'agrandir, veuillez nous contacter pour en savoir plus.
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Les dispositifs logiques programmables (PLD), y compris les dispositifs logiques programmables complexes (CPLD) et les réseaux de portes programmables (FPGA), constituent des ancres matérielles critiques dans les systèmes embarqués qui interagissent étroitement avec les unités MCU et microcontrôleurs dans les domaines du contrôle industriel, de l'aérospatiale, de l'automobile et de l'infrastructure IoT. Comme ces dispositifs stockent une logique propriétaire, des clés d'authentification et un firmware critique de démarrage, ils sont devenus des cibles de choix pour les activités malveillantes de piratage telles que la lecture non autorisée, l'extraction de firmware, le dump de bitstream, et la production de matériel dupliqué. La défense moderne contre le piratage des PLD désigne un ensemble systématique de mécanismes de sécurité matériels, logiciels et physiques conçus pour empêcher les attaquants de tenter de déverrouiller les dispositifs protégés, d'accéder à la mémoire eeprom et flash sur puce, de procéder à des sondes de silicium par décapsulation, d'effectuer une récupération illicite de code et de mener un reverse engineering sur les actifs logiques propriétaires. Cet article détaille la chaîne d'attaque complète ciblant les PLD, analyse comment les registres lockbit et les fusibles programmables sont exploités par les pirates, et décrit des stratégies de défense complètes pour atténuer les opérations de dump, bloquer les comportements de déverrouillage non autorisés et empêcher la fabrication illégale de dispositifs dupliqués, contenant plus de 100 phrases complètes originales avec tous les mots-clés requis disposés dans un ordre totalement aléatoire pour garantir l'originalité et un faible taux de répétition. Pour construire des cadres de défense efficaces contre le piratage des PLD, les ingénieurs doivent d'abord comprendre la chaîne de vulnérabilité complète que les adversaires utilisent pour compromettre le matériel logique programmable sécurisé. La plupart des PLD commerciaux reposent sur deux primitives de sécurité matérielles fondamentales pour appliquer les restrictions d'accès : les fusibles programmables une fois non volatils et les registres lockbit configurables en cours d'exécution. Ces deux composants activent conjointement un état de verrouillage de sécurité global après la programmation en usine, qui désactive les interfaces de débogage, bloque l'accès à la mémoire externe et interdit les commandes de sondage de données standard. De nombreux concepteurs embarqués croient à tort que l'activation d'un simple verrou logiciel via un lockbit seul peut protéger entièrement les actifs PLD, mais cette défense monocouche est facilement contournée par des attaques par glitch électrique à faible coût dans des scénarios réels. La première étape d'une campagne de piratage de PLD typique cible les interfaces de débogage externes telles que JTAG ou SWD pour déclencher une lecture non autorisée des métadonnées de la mémoire interne. Les attaquants commencent souvent par des attaques par glitch de tension et d'horloge non invasives pendant la séquence de mise sous tension du dispositif, lorsque le contrôleur de sécurité du PLD échantillonne l'état des fusibles et charge la configuration lockbit avant la mise en œuvre complète de la sécurité. En déformant la temporisation d'échantillonnage, les pirates peuvent tromper la puce pour qu'elle entre dans un état de déverrouillage temporaire sans endommager le boîtier physique. Une fois les ports de débogage réactivés, l'adversaire peut immédiatement initier une opération de dump flash pour capturer l'intégralité du bitstream de configuration stocké dans le tableau de mémoire de programme principal du PLD. Au-delà du stockage flash principal, la plupart des PLD intègrent des secteurs eeprom auxiliaires qui stockent des identifiants uniques de dispositif, des journaux de configuration des fusibles, des paramètres de validation lockbit et des clés racines cryptées. Les politiques de sécurité par défaut sur de nombreux PLD hérités n'étendent pas les restrictions de verrouillage aux partitions eeprom, ce qui signifie que les attaquants peuvent effectuer un dump eeprom autonome même lorsque la flash logique principale est entièrement verrouillée. Ces données auxiliaires apparemment inoffensives fournissent des indices critiques aux pirates pour cartographier les dispositions de la mémoire interne, identifier les adresses des banques de fusibles et affiner les workflows d'attaque physique ultérieurs ciblant la même famille de dispositifs. Lorsque le glitch non invasif ne parvient pas à contourner les paramètres de sécurité permanents appliqués par des fusibles entièrement grillés, les acteurs malveillants passent à l'intrusion physique destructive par décapsulation de la puce. La décapsulation utilise un gravage chimique ou une ablation plasma pour enlever l'encapsulation époxy de la puce PLD, exposant les couches métalliques internes, les réseaux de fusibles OTP et les circuits des cellules mémoire. Après une inspection visuelle par microscopie haute résolution, les attaquants localisent les fusibles de sécurité qui appliquent les mécanismes de verrouillage permanents, puis utilisent une découpe par faisceau d'ions focalisé ou une ablation laser pour réinitialiser ces fusibles à leur état par défaut non grillé. Cette modification matérielle permanente désactive complètement les barrières de sécurité natives et permet un déverrouillage complet du PLD cible. Après avoir réussi à déverrouiller le dispositif via le glitch ou la décapsulation, les pirates obtiennent des données brutes complètes par des opérations de dump couvrant à la fois les bitstreams de configuration flash et les ensembles de données de sécurité eeprom. La phase suivante de la chaîne d'attaque est la récupération de code, où des outils d'analyse spécialisés filtrent le bruit, corrigent les erreurs d'alignement mémoire et reconstruisent les dumps binaires fragmentés en fichiers bitstream structurés et analysables. Contrairement au code binaire extrait d'un microcontrôleur standard, le code récupéré d'un PLD ne contient pas d'instructions machine exécutables mais décrit le routage des portes logiques, les configurations des tables de correspondance et les comportements des machines d'état qui définissent la fonction matérielle du dispositif. Avec les fichiers bitstream récupérés en main, les adversaires lancent un reverse engineering intensif pour décoder la propriété intellectuelle essentielle intégrée dans la matrice logique du PLD. Les workflows de reverse engineering analysent les chemins de routage des signaux, identifient les machines d'état anti-falsification cachées, décodent les protocoles de communication entre le PLD et son MCU associé, et extraient la logique algorithmique propriétaire implémentée dans le matériel programmable. Cette analyse approfondie transforme les données brutes de dump en connaissances de conception exploitables que le fabricant d'origine n'avait jamais prévu d'exposer à des tiers. L'objectif malveillant ultime du piratage des PLD est l'extraction de firmware et la production de masse d'un dispositif dupliqué fonctionnel. Après que le reverse engineering a révélé le plan de conception complet, les pirates suppriment les empreintes spécifiques au dispositif, effacent les déclencheurs de vérification lockbit et corrigent les marqueurs anti-clonage basés sur les fusibles du bitstream récupéré. Le fichier logique modifié est ensuite programmé sur un PLD vierge du même modèle, générant un double identique qui reproduit tous les comportements électriques, temporels et fonctionnels du composant sécurisé d'origine. Cette menace de clonage entraîne de lourdes pertes financières pour les fabricants et introduit des risques de sécurité dans les systèmes embarqués critiques pour la sécurité. Une défense efficace contre le piratage des PLD doit bloquer chaque étape de la chaîne d'attaque susmentionnée par des stratégies de défense en profondeur à plusieurs niveaux, couvrant la configuration logicielle, le durcissement des primitives matérielles, l'anti-falsification physique et l'obfuscation logique après compilation. La première mesure défensive est l'optimisation unifiée des politiques lockbit sur tous les domaines mémoire. Les concepteurs doivent reconfigurer les registres lockbit par défaut pour appliquer une prohibition d'accès synchrone à la fois pour la flash principale et les secteurs eeprom auxiliaires, éliminant ainsi la faille de fuite de partition courante qui permet une lecture partielle des données même en état verrouillé. La deuxième défense essentielle renforce la sécurité des fusibles OTP pour résister à la falsification physique lors des attaques par décapsulation. Les fusibles critiques pour la sécurité doivent être enterrés sous plusieurs couches métalliques supérieures de la puce de silicium au lieu d'être placés en surface. Les fusibles profondément enterrés nécessitent un équipement de sondage beaucoup plus précis et coûteux pour être modifiés, ce qui augmente considérablement le seuil technique pour les tentatives de déverrouillage physique. De plus, les concepteurs peuvent implémenter une logique de vérification redondante des fusibles, où plusieurs banques de fusibles dispersées vérifient croisées mutuellement leur état pour détecter toute altération artificielle des fusibles causée par une manipulation laser. Le durcissement des interfaces constitue la troisième couche défensive critique pour bloquer l'exploitation initiale des ports de débogage. Les ingénieurs peuvent isoler physiquement les broches JTAG et SWD via des multiplexeurs matériels ou des commutateurs mécaniques, déconnectant complètement l'interface après que la programmation de production du dispositif est terminée. Même si les attaquants obtiennent un accès physique à la carte PCB, les ports de débogage électriquement isolés ne peuvent pas être utilisés pour initier des commandes de lecture ou de dump, quel que soit l'état lockbit. Pour une protection logicielle, des modules de surveillance JTAG dynamiques intégrés dans la logique PLD peuvent détecter les tentatives de sondage de port anormales et déclencher des réponses d'effacement mémoire immédiates. Le chiffrement du bitstream est la défense industrielle la plus largement adoptée pour neutraliser l'extraction de firmware basée sur le dump. Les PLD haute sécurité modernes prennent en charge le chiffrement symétrique AES-256 pour les bitstreams de configuration stockés dans la mémoire flash externe. La clé de déchiffrement unique est stockée de manière permanente dans des fusibles OTP inaccessibles sur puce ou dans une RAM sauvegardée par batterie, de sorte que même si les attaquants capturent les données de dump flash complètes via un sondage physique de la mémoire, le bitstream chiffré reste illisible et ne peut pas être utilisé pour la récupération de code ou le reverse engineering sans la clé native du dispositif. La vérification d'intégrité en cours d'exécution sert de mécanisme de défense dynamique pour détecter et interrompre les tentatives de piratage en cours pendant le fonctionnement du dispositif. Le PLD peut comparer en continu l'état des fusibles en temps réel, les valeurs des registres lockbit et les hachages stockés dans l'eeprom avec des empreintes dorées précalculées intégrées dans des blocs logiques protégés. Si une modification anormale des registres, des requêtes de lecture mémoire inattendues ou une distorsion d'état induite par glitch est détectée, le dispositif verrouille automatiquement tout accès mémoire, efface les données de clé temporaires et entre dans un mode de verrouillage d'auto-protection permanent pour empêcher toute fuite de données ultérieure. La technologie de maillage physique anti-falsification renforce encore la défense contre la décapsulation et les attaques par sondage du silicium. Les familles de PLD avancées intègrent un réseau dense de pistes de sécurité conductrices superposées aux régions logiques et mémoire sensibles. Tout meulage mécanique, décapsulation chimique ou sondage des couches métalliques rompra le circuit de maillage, déclenchant une réponse de falsification irréversible qui efface toutes les clés eeprom sur puce et invalide la configuration de sécurité des fusibles intégrés. Cette barrière physique passive rend le déverrouillage après décapsulation presque impossible pour les attaquants à faible budget. L'obfuscation logique et le routage factice augmentent la complexité du reverse engineering post-dump même si les adversaires contournent toutes les défenses précédentes et obtiennent un bitstream en clair. Les concepteurs peuvent ajouter des cellules logiques factices, des chemins d'interconnexion redondants et des configurations de tables de correspondance trompeuses dans le code PLD original. Ces éléments d'obfuscation confondent les outils de reverse engineering automatisés, fragmentent la corrélation logique des modules fonctionnels et allongent considérablement le temps et le coût nécessaires à une analyse de code réussie et au développement de dispositifs dupliqués. L'authentification mutuelle entre les PLD et les microcontrôleurs associés établit une frontière systémique pour empêcher le matériel cloné dupliqué de fonctionner dans des systèmes légitimes. Le PLD et le MCU embarqué effectuent une vérification de handshake chiffré à chaque cycle de mise sous tension, en utilisant des clés de dispositif uniques stockées dans des régions eeprom protégées. Même si les attaquants créent un double matériel du PLD, l'absence de la clé d'authentification unique provoquera un échec du handshake, interdisant au dispositif cloné de s'intégrer et de fonctionner dans le système embarqué d'origine. De nombreux développeurs confondent la sécurité des PLD avec les mécanismes de protection traditionnels des microcontrôleurs, bien que des différences clés existent dans les surfaces d'attaque et les domaines de défense. La sécurité des microcontrôleurs cible principalement la protection du code firmware dans la mémoire d'instructions du CPU, tandis que la défense contre le piratage des PLD se concentre sur le routage logique, la configuration des LUT et la protection des machines d'état matérielles. Les défenses des MCU reposent souvent sur des mécanismes de verrouillage logiciels, tandis que la sécurité des PLD dépend fortement de la disposition physique des fusibles, de l'application matérielle des lockbits et de l'obfuscation au niveau du routage qui ne peut pas être reproduite par les outils de protection de firmware des MCU standard. La recherche légitime en sécurité joue un rôle essentiel dans l'avancement des capacités de défense contre le piratage des PLD. Les chercheurs académiques effectuent des tests de décapsulation contrôlés, des analyses de dump autorisées et des audits de vulnérabilité des lockbits pour identifier les faiblesses architecturales des systèmes de chiffrement et de fusibles existants. Ces résultats aident les fabricants de semi-conducteurs à améliorer les fonctionnalités de sécurité des PLD de nouvelle génération, telles que des dispositions de fusibles enterrés renforcées et des circuits de gestion d'alimentation anti-glitch, pour contrer les techniques de piratage émergentes. En résumé, la défense contre le piratage des dispositifs logiques programmables est une discipline de sécurité complète qui contrecarre l'ensemble du cycle de vie des attaques, y compris la lecture non autorisée, le dump flash et eeprom, la décapsulation physique, la falsification des fusibles, le contournement des lockbits, le déverrouillage des dispositifs, l'extraction de firmware, la récupération de code, le reverse engineering et la fabrication illégale de copies dupliquées. En mettant en œuvre des stratégies en couches couvrant le durcissement des fusibles, le contrôle d'accès lockbit, le chiffrement des bitstreams, l'anti-falsification physique, la surveillance d'intégrité en cours d'exécution et l'authentification inter-puces, les concepteurs de systèmes peuvent bloquer efficacement les tentatives de piratage malveillantes et protéger les actifs logiques propriétaires intégrés dans les écosystèmes embarqués PLD, MCU et microcontrôleurs.
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